近日，在 Hot Chips 技术大会上，三星 DRAM 设计团队的 Sangwook Han 发表演讲，正式披露三星 HBM 演进的三阶段路线图。这一路线图的终点，是一种名为 zHBM 的全新架构——将 DRAM 直接垂直堆叠在 GPU、TPU 等计算芯片之上，彻底取消 2.5D 中介层（interposer）。
据 wccftech 8 月 23 日报道，三星方面表示，相较于标准 HBM4E，zHBM 方案宣称可实现 70% 的功耗降低、230% 的 DRAM 带宽提升，以及每个 DRAM 模组节省 100W 功耗，同时为 GPU 释放 8.3% 的额外功率空间。
HBM 是什么，瓶颈在哪里
HBM，即高带宽内存，是目前 AI 训练和推理系统中最关键的存储组件之一。它由两类芯片构成：
C-die（核心芯片）：包含 DRAM 存储单元，可垂直堆叠最多 16 层
B-die（基础芯片 /Base Die）：位于整个堆叠结构底部，负责处理各类 DRAM 控制功能，并通过 PHY（物理接口层）与 GPU 等计算芯片通信
据 Wccftech 报道，当前 HBM4 每个堆叠的带宽已超过 3TB/s，HBM4E 进一步推进至 4TB/s 区间，HBM5 则在 HBM4 基础上将带宽翻倍，容量超过 60GB。
然而，带宽的持续扩展正面临两大硬约束：TSV 数量与间距的物理极限，以及Base Die 内 PHY 接口的 I/O 数量与速度上限。与此同时，B-die 与计算芯片（xPU SoC）之间的制程代差正在逐代收窄，这既是挑战，也为三星的路线图提供了切入口。
第一阶段：为计算芯片 " 腾地方 "
三星路线图的第一阶段，核心目标是从 xPU（计算芯片）那里 " 抢回 " 硅面积。
三星已将 D1c 与 4nm 逻辑工艺应用于 HBM4 的 Base Die（B-die），主要目的是降低功耗、缩减有效面积。这是 DRAM 与先进逻辑工艺真正融合的起点。
具体措施包括：
用 D2D 接口替换传统 HBM PHY，缩短信道长度，直接改善能效，同时为 XPU 释放宝贵硅片空间
将内存控制器从 XPU 卸载至 cHBM 的 B-die，预计可为 XPU 释放 5% 至 10% 的面积，对应 10% 至 20% 的性能提升
引入基于 SRAM 的细粒度修复方案（Near-MC SRAM-Based Cell Repair），利用 B-die 上的闲置空间部署 SRAM 修复资源
面积缩减带来的副作用是热点问题。对此，三星已推出 Heat Path Block（HPB）技术，构建于 cHBM4 方案之上，可将峰值温度降低逾 35%，覆盖 50% 的 PHY 区域。
第二阶段的重点从 " 腾空间 " 转向 " 加功能 "，三星将其定义为功能扩展阶段。
扩展内存容量。 随着 AI 大模型的上下文窗口（context window）急剧扩大，KV 缓存（Key-Value Cache，模型推理时用于存储中间状态的内存区域）的需求呈指数级增长。三星计划在 Base Die 的闲置硅面积上集成内存扩展控制器与 PHY，通过外接 LPDDR 或 HBM 等方案扩充系统可用内存容量。
集成处理单元（PE）。 三星还提出在 Base Die 上集成部分计算处理单元（Processing Elements），将部分原本需要在 xPU 上完成的计算卸载至内存侧，从而降低 D2D 带宽需求、减少功耗与热负担。这一形态被称为 AHBM（Advanced HBM，进阶高带宽内存）。
强化可靠性与测试能力。 第二阶段还包括在 Base Die 上集成先进的 RAS（Reliability, Availability, Serviceability，可靠性、可用性与可维护性）传感器与实时遥测功能，以及片上自测试（ATIP）能力，提升良率与测试覆盖率。
第三阶段是整个路线图的终极形态：zHBM。
当前主流 AI 系统采用 2.5D 封装架构，GPU 与 HBM 并排放置在同一块中介层（interposer）上，通过横向互连传输数据。zHBM 的思路是将这一结构 " 竖起来 " ——把 DRAM 堆叠直接压在 xPU 芯片之上，形成真正的 3D 垂直集成。
三星描述的 zHBM 关键特性包括：
分布式 I/O：最小化 HBM 栈内数据传输距离
3D 结构：消除传统 2D 接口，大幅提升系统效率
I/O 功耗目标约 0.5 pJ/bit：通过移除 SerDes 等冗余模块实现
带宽提升超 2.3 倍，系统热余量达 100W
三星演示的方案为四栈 zHBM 叠加在一颗 XPU 之上。
为实现上述目标，三星正在研发两项关键封装技术：WoW（Wafer on Wafer）与HCB（Hybrid Cube Bonding），以实现超高 I/O 密度，并最终构建统一的 SoC-DRAM 协同设计体系。
三星此次演讲的核心叙事，是将 HBM 的 Base Die 从一个 " 被动的数据中转站 " 重新定位为 " 具备主动计算能力的智能伙伴 "。
三个阶段的演进逻辑清晰：先通过制程升级压缩面积、释放 xPU 空间（第一阶段）；再利用释放出的空间集成更多功能、扩展容量与计算能力（第二阶段）；最终通过 3D 垂直集成彻底重构系统架构，在功耗、带宽与热管理三个维度同步突破（第三阶段）。
三星在演讲总结中表示：" 通过掌握先进封装与统一 SoC-DRAM 协同设计，我们将突破制约 AI 系统的功耗、面积与容量瓶颈，为未来数年更高效率、更高性能、更强可扩展性铺平道路。"
