性能目标与技术路径
三星电子 DS 部门内存业务部产品规划团队负责人崔昌锡透露，HBM5 的开发目标是相较 HBM4E 世代实现性能翻倍，能效提升 20%。此前，三星已宣布 HBM5 堆栈将配备热路径块（HPB），以降低 20% 的热阻并简化散热。
若 HBM5 能将单堆栈内存带宽翻倍，预计到 2028-2029 年，其单堆栈峰值带宽将达到约 4 TB/s。台积电预测，到本十年末，AI 加速器的封装配置将达每个封装 20 至 24 个 HBM5/HBM5E 堆栈，这意味着系统级封装的内存带宽有望高达 80 TB/s 至 96 TB/s。
规格博弈：速率翻倍还是接口加宽？
目前，美光、三星、SK 海力士等 DRAM 厂商，以及 Cadence、Rambus、Synopsys 等控制器开发商已提供评级为 16 GT/s 的 HBM4/HBM4E 解决方案，但 JEDEC 对 HBM4E 的官方标准约为 12 GT/s。
若 HBM5 带宽需较 HBM4E 翻倍，规范必须在以下路径中做出选择：将单引脚数据传输速率从 12 GT/s 提升至 24 GT/s；将接口宽度从 2,048 位扩至 4,096 位；或结合两者。尽管 KAIST 和 Marvell 曾设想将 HBM5 接口扩至 4,096 位，但这并非对规格的半官方确认。
从能效角度看，加宽接口通常比提升单引脚信号速率更易实现。超高单引脚速度对驱动器、接收器、时钟及均衡电路提出极高要求，信号完整性难以保障。然而，将接口从 2,048 位增至 4,096 位会导致 TSV/I/O 路径、凸点加倍，布线与基础 Die 设计复杂度急剧上升，可能抵消低功耗收益。因此，采用 3,072 位接口并结合适度的速率提升，或许是更合理的工程折衷方案。目前，关于 HBM5 最终规格的讨论仍属推测。
值得注意的是，20% 的能效提升不仅依赖性能优化，还可通过改进 DRAM 工艺、优化基础 Die、降低 TSV I/O 电压、架构变更及电源管理等手段实现。尽管如此，在一代产品中实现带宽翻倍的目标依然极具挑战性。
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