华为于今年 5 月发表了指导半导体产业发展的新原则——韬 ( τ ) 定律，其目标是以系统性降低时间常数 τ 为核心，通过逻辑折叠 ( LogicFolding ) 等技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度，实现半导体与电子系统的持续演进。而将于 2026 年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。
中国科学院科技论文预发布平台 ChinaXiv 显示，华为技术有限公司董事、半导体业务部总裁何庭波于 7 月 3 日发布《面向多层级电子系统的时间缩微理论》（韬定律）V2 版本。新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数 τ 为核心的后摩尔时代缩放理论体系。
根据论文披露的数据显示，与 2025 年的麒麟 9030 Pro 基线相比，麒麟 2026 采用了 LogicFolding 双层逻辑折叠，使得晶体管密度从 155MTr/mm 大幅提升至 238MTr/mm ，提升了约 53.5%，而这一提升幅度以往需要三年的几何微缩才能实现。此外，麒麟 2026 在 1.1V 供电电压下，主频也提升了 13% 至 3.1GHz；SRAM 工作频率也提升了超过 40%；时钟缓冲器数量减少了超过 50%，时钟偏移降低了 25%，线长缩短了约 30%。
《科创板日报》从知情人士处获悉，华为 Mate 90 系列将采用新麒麟芯片，也就是论文中所提到的麒麟 2026。
何庭波在最新论文中提到，未来十年间，逻辑折叠预计将从局部的关键路径折叠演进为全面的、多层级的折叠——每个封装内将集成三层、四层乃至更多的有源层。
这一演进由低温混合键合技术（放宽了各层之间的热预算限制）以及硅通孔（TSV）着陆点从顶层金属逐步下移至 M6 层所推动，此举将释放超过 30% 的高层布线资源。从 2026 年到 2035 年，晶体管密度预计将向 400MTr/mm 及更高水平迈进。
与此同时，逻辑折叠使麒麟芯片能够大幅提升 CPU 核心频率，并为迈向 4GHz 及更高频率铺平道路。该路线图是切实可行的，并且在成本方面具有经济可行性。
论文还披露，大约在 2030 年，AI 芯片昇腾 990 将把 LogicFolding 引入 AI 加速器类别。到 2035 年，硬件集成度预计将增加超过 100 倍，其中 τ 的缩减分布在堆栈的每一层，而非集中在器件层面。
" 热管理仍然是 LogicFolding 架构中的关键挑战。为解决此问题，我们采用了热感知分区和布局规划策略。在设计阶段，我们有意识地避免折叠高功耗电路，并从结构上防止高功耗子系统的空间相邻。" 论文中写道。
" 前方的路线图要求很高，但方向是明确的。" 何庭波表示，将 τ 缩放（韬定律）描述为一个已完成的系统会具有误导性。几个实质性问题仍然悬而未决，包括工具链和方法论、晶圆间工艺变化和垂直互连开销等。
近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。而华为认为，韬 ( τ ) 定律是解决该难题的有效路径。
据介绍，韬 ( τ ) 定律所涉及的 " 逻辑折叠 ( LogicFolding ) " 等技术，构建了贯穿器件、电路、芯片到系统层面的多层级体系。在晶体管密度受限的情况下，基于 " 韬（τ）定律 "，从底层器件到顶层系统，优化、缩短信号传输和处理的时间，来优化芯片的性能，提升能效。
多名业内人士对记者表示，目前光刻机的制约导致芯片性能难以继续突破，在先进工艺受限时，如何制造高性能的芯片，是韬（τ）定律受关注的原因。
据何庭波此前透露，基于韬 ( τ ) 定律，华为已设计并量产了 381 款芯片，服务于移动、AI、汽车、工业和基础设施市场。
