英伟达下一代旗舰 AI 芯片 Rubin Ultra 的原始设计，据称因封装制造难题被迫大幅缩水。
6 月 30 日，芯片行业研究机构 SemiAnalysis 在 X 平台发帖，称英伟达原版 4 芯片 Rubin Ultra 在 GTC 2026 发布约三个月后即遭取消，新版 "Rubin Ultra" 尺寸规模缩减至原来的一半，实际性能也随之减半。
SemiAnalysis 将此事置于更大背景下：英伟达市场份额正受到亚马逊 Trainium、谷歌 TPU 及 AMD 芯片的侵蚀。该机构直言，" 制造执行层面的问题只会让更多市场份额流失。"
此帖迅速引发争议——支持者认为这是英伟达执行力下滑的信号，质疑者则指该消息早在三个月前已是公开信息，并认为 SemiAnalysis 立场偏颇。
要理解这次 " 缩水 "，先看原版设计的野心。
据 TechPowerUp 此前 3 月 31 日报道，标准版 Rubin GPU 采用 2 颗计算芯片 +8 个 HBM4 内存模块的封装方案，而原版 Rubin Ultra 计划将其翻倍—— 4 颗计算芯片 +16 个 HBM4E 内存模块，全部集成在单一封装内，预计 2027 年推出。
这相当于把两块完整的 Rubin 芯片 " 拼 " 进一个封装，对封装技术的要求极高。
台积电为此采用 CoWoS-L 封装工艺。但据 Global Semi Research，在 4 芯片（2+2 排列）的配置下，封装基板出现翘曲问题——基板向多个方向弯曲，导致计算芯片无法与基板完全接触。接触不良意味着信号传输失效，芯片根本无法正常工作。
台积电的备选方案尚未就绪
面对 CoWoS-L 的翘曲难题，台积电正在探索一种名为 CoPoS（Chip-on-Panel-on-Substrate，面板上芯片基板封装）的新方案。
CoPoS 的核心思路是用大尺寸方形 / 矩形面板替代约 300 毫米的硅中介层。早期规格约为 310 × 310 毫米，后续版本可扩展至 515 × 510 毫米乃至 750 × 620 毫米。更大的面板意味着可以容纳更多芯片和 HBM 内存，同时减少边缘浪费。
但问题在于时间。据 TechPowerUp 报道，台积电原计划最早 2026 年建立 CoPoS 试验线，量产目标在 2028 年底至 2029 年上半年。这与 Rubin Ultra 原定的 2027 年发布时间表存在明显错位。CoPoS 能否赶上 2027 年的节点，目前仍不确定。
SemiAnalysis：CUDA 护城河正在被侵蚀
SemiAnalysis 在帖子中进一步指出，竞争对手的崛起速度超出预期。
"Claude Code 这一最成功的 AI 智能体，其推理工作有相当大一部分运行在 Trainium 上，而 Claude 的训练则在 TPU 上完成，"SemiAnalysis 写道，" 就在一年前，TPU 和 Trainium 能增长得如此之快，同时 CUDA 护城河被缓慢侵蚀，这还是难以想象的事。"
这一表述直指英伟达的核心竞争壁垒。CUDA 生态系统长期被视为英伟达最难被复制的优势，但 SemiAnalysis 认为这一优势正在松动。
SemiAnalysis 还提示，此次变动对 HBM 内存市场及英伟达未来机架产品均有系统性影响，并指向其最新加速器模型报告以获取更多细节。
这条帖子在 X 上引发了明显的两极反应。
质疑方认为，这不过是翻炒旧闻。多位网友表示，" 这是三个月前的旧闻。""Jukan 三月份就分享了这个信息，4 芯片版本被取消是众所周知的事。"
英伟达方面未就上述报道发表评论。网友称，" 英伟达一如既往地对这些不停歇的 FUD 传言保持沉默。"
